[问答]

为减少数据和时钟偏差应遵循哪些通用FPGA编码规则？

问答对人有帮助，内容完整，我也想知道答案 0 为减少数据和时钟偏差，应遵循哪些通用FPGA编码规则？我学习了FPGA编码和verilog，但我试图找到一些编码规则或约定来提高代码的可靠性。因为有时模拟的测试结果可能与实现后的测试结果不同并实际上传到FPGA芯片。我希望通过遵循良好的编码约定来最小化差异。您能否提供任何建议，指导或链接以便我学习？谢谢齐以上来自于谷歌翻译以下为原文 What are the general FPGA coding rules that should be followed to reduce the data and clock skew? I learnt FPGA coding and verilog but I am trying to find some coding rules or conventions to increase the reliability of the code. Because sometimes the test outcome of simulation can be different from the test result after implement and actually upload to the FPGA chip. I am hoping to minimize the difference by following a good coding convention. Could you provide with any advice, guidance or links so I can learn? Thanks Qi 0
2019-3-27 09:59:51　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报车进相关推荐 • 请问AD9680所有时钟设计应该遵循什么规则？采集数据时不经过DDC应该如何设置 3707 • 旋转编码器来增加和减少数值怎么编程 2024 • 请问如何设计存储器接口才能获得高性能？ 1134 • 如何使用DCM减少时钟偏差?如何使用DCM来增加时钟? 1013 • 如何利用FPGA编程威廉希尔官方网站实现PCM编码原理？ 1482 • AD9680采集数据时不经过DDC应该如何设置？ 216 • 求一个基于DSP和FPGA的编码器信号测量及处理的通用模块 790 • 如何通过PLL修复时钟偏差？ 3658 • 时钟信号只编码一位 1019 • 单片机应用系统的扩展和配置应遵循哪些原则 884 1个回答

答案对人有帮助，有参考价值 0 齐，对于时钟偏差，答案很简单 - 使用Xilinx BUFG。你完成了。 Xilinx已经在FPGA上创建了一个定制的低偏移时钟网络。您需要做的就是设置（或推断）BUFG。至于数据偏差？为什么？减少数据偏斜通常不是期望的设计目标。相反，您只是希望禁止并优化您的设计以满足设置和保持时间目标。通常，设置时间是重点，只需满足所需的最小数据路径延迟就足够了。问候，标记以上来自于谷歌翻译以下为原文 Qi, For clock skew, the answer's easy - use a Xilinx BUFG. You're done. Xilinx has created a custom low-skew clock network already on the FPGA. Instatiating (or inferring) a BUFG is all you need to do. As to data skew? Why? Reducing Data skew is generally NOT a desired design goal. Rather, you just wish to contrain and optimize your design to meet setup and hold timing goals. Generally, setup times are the focus, and just meeting the required minimum datapath delay is sufficient. Regards, Mark

2019-3-27 10:06:18 评论举报陈秀珍