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我有一段代码用于图像处理，我想确定最大块延迟，以便我可以推断设计可以使用的最大时钟频率。
静态时序报告和时钟时序报告如下
静态时间报告：
**************************************************
**************************************************
**************************所有值以纳秒（ns）显示------------ + ---
--------- + ------------------ + -------- +设置目标时钟CLK的时钟-----
---------- + --------- + --------- + --------- --------- +
+ |
源：崛起|
源：秋季|
源：崛起|
源：秋季|
源时钟|目的地：上升|目的地：上升|目的地：秋天|目的地：秋天|
--------------- + --------- + --------- + --------- + ----
----- + CLK |
9.741 |
|
|
|
//不确定这个值是指什么!! --------------- + --------- + --------- + ---
------ + --------- +计时摘要：---------------计时错误：0得分：0（设置/最大值：0，保持
：0）约束覆盖332858个路径，0个网络和4465个连接设计统计：最小周期：9.741ns（最大频率：102.659MHz）//这个最大块延迟??
时钟后最大输出延迟：6.548ns ******************************************
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********************************
时钟计时报告：
最大延迟（ns）-0.05700 //所以最大频率1 /（0.57ns）= 17GHz！
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************************
我尝试在10ns CLK（100MHz 以下为原文
Hi all,
I have a piece of code which is used for Image processing , I want to identify the Maximum Block Delay, so that i can infer the Maximum Clock frequency the design can be used at.
the Static Timing report and the Clock timing reports are as below
Static Timing report:
******************************************************************************************************************************
All values displayed in nanoseconds (ns)
------------+------------+------------------+--------+
Clock to Setup on destination clock CLK
---------------+---------+---------+---------+---------+
| Src:Rise| Src:Fall| Src:Rise| Src:Fall|
Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|
---------------+---------+---------+---------+---------+
CLK | 9.741| | | | // not sure what this value refers to!!
---------------+---------+---------+---------+---------+
Timing summary:
---------------
Timing errors: 0 Score: 0 (Setup/Max: 0, Hold: 0)
Constraints cover 332858 paths, 0 nets, and 4465 connections
Design statistics:
Minimum period: 9.741ns (Maximum frequency: 102.659MHz) // is this maximum block delay??
Maximum output delay after clock: 6.548ns
****************************************************************************************************************************
Clock timing reports:
Max Delay(ns)-0.05700 //so is the max freq 1/(0.57ns) = 17GHz!??
****************************************************************************************************************************
I tried to run my design at 10ns CLK (100MHz
So,Please feel free to share your views.
Thanks,
S.Bharath
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