完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我们正在尝试将旧设计重新投入生产，以满足特定客户的需求。
我找到了.bit文件，但无法找到关联的.msk文件。 如果没有.msk文件进行验证，我们的测试部门不会将.bit文件写入FPGA。 有没有办法从现有的.bit文件创建.msk文件，还是需要重新设置设计和创建新文件？ 以上来自于谷歌翻译 以下为原文 We are trying to put an older design back into production for a specific customer. I have located the .bit file, but cannot find the associated .msk file. Our test department will not writ a .bit file to an FPGA without a .msk file to verify against. Is there a way to create a .msk file from an existing .bit file, or will I need to re-route the design and creatre new files? 
0
|
|
相关推荐
2个回答
|
|
|
嗨错开，
抱歉，没有任何办法。您需要重新路由设计以生成.Bit和.msk文件。 谢谢 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- 以上来自于谷歌翻译 以下为原文 Hi stagger, Sorry there is no any way of doing it.you need to reroute the design for generating .Bit and .msk file. Thanks -Pratham ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
|
|
|
|
|
是的 - 这就是我害怕的。
无论如何，谢谢你的回复。 以上来自于谷歌翻译 以下为原文 Yeah - that's what I was afraid of. Thanks anyway, for your reply. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2468 浏览 7 评论
2855 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2317 浏览 9 评论
3400 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2498 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
2114浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
641浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
499浏览 1评论
2049浏览 0评论
779浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1946
评论
淘帖
1475
