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当我在ISE 13.3中进行模拟时，报告显示以下警告：
警告：模拟器：732 - 忽略Verilog文件C：/Xilinx/13.3/ISE_DS/ISE//verilog/src/glbl.v 认为它对模拟没什么影响，但是，到底是什么？ 以上来自于谷歌翻译 以下为原文 when I do the simulation in ISE 13.3 ,the report shows the warning below: WARNING:Simulator:732 - Ignoring Verilog file(s) C:/Xilinx/13.3/ISE_DS/ISE//verilog/src/glbl.v thought it matters nothing to the simulation ,but ,what the hell is it? 
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2个回答
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我不确定为什么报告WARNING，但该文件包含模仿GSR（全局设置重置）逻辑的启动行为的代码。
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 I'm not sure why the WARNING is being reported, but the file contains code that mimics the startup behavior of the GSR (Global Set Reset) logic. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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也许是因为我没有在整个项目中使用任何设置/重置逻辑，我真的没有使用任何！
以上来自于谷歌翻译 以下为原文 maybe it is because I don't use any set/reset logic in the whole project and I really did't use any! |
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