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嗨,
我正在尝试部分自我重新配置。 想法是通过介质将部分比特流发送到FPGA。 FPGA接收它(在多个块中)并将比特流写入ICAP。 当连接发生时,我的FPGA的行为会发生什么 发送部分比特流中途消失了? 我最终得到了半写的部分比特流。 那些在比特流部分重新配置的帧是否会被覆盖? 或者在推送数据之前是否需要DSYNC信号,该信号可能位于比特流的最后部分 到框架? 谢谢 以上来自于谷歌翻译 以下为原文 Hi, I'm experimenting with partial self-reconfiguration. The idea is to send a partial bitstream over a medium to the FPGA. The FPGA receives this (in multiple chunks) and writes the bitstream to the ICAP. What happens with the behaviour of my FPGA when the connection would disappear halfway the sending of the partial bitstream ? I'd end up with a half-written partial bitstream. Will the frames, that are reconfigured in that part of the bitstream, be overwritten already ? Or is there a need for a DSYNC signal, which p'bly is in the last part of the bitstream, before data is pushed to the frames? thx |
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2个回答
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嗨J,
如果你的ICAP的CS仍然被断言并且CLK正在运行,那么你将会输入可能导致争用的数据。 这很糟糕。 如果您知道您的连接不可靠,您可能需要考虑使用BRAM缓冲数据,以确保始终以帧边界结束。 如果您无法填写数据,请发出desync命令或执行ABORT序列(带有CS断言的google RDWR)。 在7系列和即将发布的2012.2 ISE中,PR将允许每帧CRC确保数据完整性。 问候, 伟 以上来自于谷歌翻译 以下为原文 Hi J, If your ICAP's CS is still asserted and CLK is running, you'll be piping in data that can result in contention. This is rather bad. If you know your connection is going to be unreliable, you may want to consider buffering your data with BRAM to ensure you'll always end in frame boundary. And if you can't fill up the data, either issue desync command or perform the ABORT sequence (google RDWR with CS asserted.) In 7-series and the to be released 2012.2 ISE, PR will allow per-frame CRC to ensure data integrity. Regards, Wei |
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你好魏,
这就是我需要知道的全部内容。 谢谢 ! grtz 乔 以上来自于谷歌翻译 以下为原文 Hello Wei, That's all I needed to know. Thx ! grtz jo |
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只有小组成员才能发言,加入小组>>
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