如何制作DDS模块

你好，PSOCES
我愿意提交这篇文章。
仍然在开始这个组件划分。
我怕我的粗鲁无礼。
不知道这个划分的规则。
在我的实践中，DDS模块开始工作。
有许多项目需要改进。
我想听听如何提高效率。
想听听大家的批评
我一直在与Xilinx CPLDS合作，
这些作品主要是图式基础设计。
我是PSOC CPLD和Werp Verilog的新手。
继续滚动！
P5LP1DD.BuffLe01.Zip
2.3兆字节



     以下为原文
   Hello PSoCers      

     I am willing to submit this article.      

     Still getting started this component division.      

     i am afraid of some rudeness of mine.      

     don't know the rule of this division yet.      

                        

     In my practice, DDS module become working.      

     There are many items to have improvements.      

     I want to listen to how to get more efficiency.      

     Want to listen to critique from everyone      

                        

     I have been work with Xilinx CPLDs,      

     those works are mainly schematic-base design.      

     I am new to PSOC CPLD and Warp-Verilog.      

                        

     Keep it up rolling !      

•   P5LP_DDS.Bundle01.zip 2.3 MB