完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
您好，我被要求执行序列生成器。
我已经用纸做过一切，但我不知道如何在Xilinx上正确创建它。 我完成了转换表和输出表。 我的输出函数已经用karnaugh等进行了简化。但是当我实现它时，我认为它在xilinx上是不行的。 我尝试运行模拟，即使时钟正在发出信号，D触发器也不会改变。 以上来自于谷歌翻译 以下为原文 Hello, I was asked to do an implementation of a sequence generator. I have done everything in paper but I dont know how to properly create it on Xilinx. I have my transition table and output table done. My output functions have been simplified with karnaugh, etc. But when I implemented it how I thought it would be on xilinx it does not work. I tried running a simulation and the D flip flops dont change even though the clock is getting a signal. 
0
|
|
相关推荐
7个回答
|
|
|
您是否在实施前正确模拟了您的设计？
如果没有，那就去做吧 - 我建议你在你的逻辑方程中弄错了。 请注意，合成器在逻辑最小化方面可能比你更好。 因此，实际上并不需要做K-maps和所有纸业务。 用可综合的RTL描述您的电路，让合成器为您完成所有工作。 以上来自于谷歌翻译 以下为原文 Did you properly simulate your design prior to implementation? If not, go do that - I'd suggest you made a mistake in your logic equations. Please note that synthesizers are more than likely better at logic minimization than you are. As such, there's not really any need to do K-maps and all that paper business. Describe your circuit in synthesizable RTL and let the synthesizer do all the work for you. |
|
|
|
|
|
|
|
|
|
|
|
如何使用xilinx创建可综合的RTL（我已经安装了webpack），在哪里可以找到有关这方面的教程。
-谢谢 以上来自于谷歌翻译 以下为原文 How do I create a synthesizable RTL with xilinx (I've installed the webpack) also where can I find a tutorial on doing this. -Thanks |
|
|
|
|
|
fabriciom写道：如何使用xilinx创建可综合的RTL（我已经安装了webpack），我在哪里可以找到这样做的教程。
-谢谢 阅读“综合与仿真设计指南”和“XST用户指南”。 两者都应该与WebPack一起安装。 =一 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 fabriciom wrote:Read the "Synthesis and Simulation Design Guide," and the "XST User Guide." Both should have been installed with WebPack. =a ----------------------------Yes, I do this for a living. |
|
|
|
|
|
您好，我已经清理了我的实施并将其上传到http://img6.imageshack.us/img6/4343/schematic.tif
有人可以看看，看看他们是否发现了什么问题？ -谢谢 以上来自于谷歌翻译 以下为原文 Hello, I have cleaned my implimentation and uploaded it here http://img6.imageshack.us/img6/4343/schematic.tif can someone take a look and see if they find anything wrong? -Thanks |
|
|
|
|
|
这里的原理图的XPS图像http://fabtechsolutions.com/schematics.xps
-谢谢 以上来自于谷歌翻译 以下为原文 XPS image of the schematics here http://fabtechsolutions.com/schematics.xps -Thanks |
|
|
|
|
|
好吧，那算了。
我不得不重做这个项目。 代码中出了点问题。 我重做了一切，工作得很好。 以上来自于谷歌翻译 以下为原文 OK never mind. I had to redo the project. Something was wrong in the code. I redid everything and it worked fine. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2500 浏览 7 评论
2871 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2330 浏览 9 评论
3424 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2512 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
2454浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
660浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
521浏览 1评论
801浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1579
评论
淘帖
903
