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[size=10.5000pt]ADI工程师你好,我在使用AD9516-4时遇到了一些问题,首先,说明我的使用情形:单端参考输入100M,使用ref2,使用内部VCO,通过out2输出200M差分时钟。
[size=10.5000pt]然而配置后,通过ld引脚,发现pll没锁住,而且将status引脚的输出配置为输出R分频时钟时(我采用单端参考时钟的方式),同样也没有波形输出(用signaltap采样的)。这样的话应该是参考时钟没灌进AD9516造成的,然而我用示波器测量/refin引脚,上面的确也有我输入的参考时钟,测量结果为Vpp 1.1V,频率100M的正弦波,这个正弦波是我用100M的晶振通过交流耦合接入/refin的。对照datasheet,上面说Vpp0.8V到Vspp都可以,那应该也没问题,另外,spi配置方面我把我写进去的值全部读回来看过,都是对的,不知问题出在哪里? [size=10.5000pt]另外,以下是我寄存器配置方案: [size=10.5000pt]0x000:18 [size=10.5000pt]0x010:7c [size=10.5000pt]0x011:02 [size=10.5000pt]0x012:00 [size=10.5000pt]0x013:00 [size=10.5000pt]0x014:04 [size=10.5000pt]0x015:00 [size=10.5000pt]0x016:04 [size=10.5000pt]0x017:08 [size=10.5000pt]0x019:00 [size=10.5000pt]0x01a:00 [size=10.5000pt]0x01b:08 [size=10.5000pt]0x01c:c4 [size=10.5000pt]0x01d:00 [size=10.5000pt]0x1e0:00 [size=10.5000pt]0x1e1:02 [size=10.5000pt]0x193:11 [size=10.5000pt]0x194:00 [size=10.5000pt]0x0f0:0a [size=10.5000pt]0x0f2:08 [size=10.5000pt]0x140:43 [size=10.5000pt]0x142:43 [size=10.5000pt]0x232:01 [size=10.5000pt]0x018:02 [size=10.5000pt]0x232:01 [size=10.5000pt]0x018:03 [size=10.5000pt]0x232:01 |
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3个回答
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参考在status上的信号请用示波器观测,也可以尝试以下差分输入方式。最简单的检测方法,是否可以在Status引脚上看到High 或者LOW 当编程为VDD, 或者GND时。
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VERTEX2016 发表于 2018-12-27 14:39 signaltap中我的采样时钟是250M的,而ref2的参考时钟是100M的,所以用不用示波器问题不大,示波器我也用过了,结果一样。 参考时钟用差分输入的方式目前无法实现,因为pcb已经做成两路都是单端的方式了,1路外部可用信号发生器输入,1路使用板上晶振提供的时钟。 status引脚我编程成GND时为低,Vs时为高,是对的,但是编程成ref2 clk,就一直是低,所以我觉得应该是参考时钟没灌入的问题,但是也觉得奇怪,明明已经符合datasheet上对于单端参考时钟的要求了。 |
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已解决,发现是被datasheet坑了。手册是rev.c版本,p33 pll reference inputs章节部分’both the differential and the single-ended inputs are self-biased'这句话是错的,只有差分模式是有内部偏置的,单端没有,得自己加,p34的图倒是对的,今天看了图才发现,建议ADI尽快修改手册描述。幸好可以模式选差分,输入单端弥补,不过就不清楚噪声要求能否达到了。
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