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会不是FPGA这一端时序有问题，速度快了跟不上。
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这里有一个微博的上网友说的自己的一些经验：
我遇到的毛刺问题是时序导致的。高速ADC用LVDS接口的都是DDR传输，210MSPS不到2.5纳秒数据就会翻一次，如果建保时间不满足，就可能有误码。要仔细读ADC手册，计算PCB延时，尽量做等长，FPGA要做后仿，要仔细观察buffer的时钟和数据的相对关系，必要时可用片上PLL的延时功能调整时序。供参考 |
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脑洞大赛7 发表于 2018-11-12 17:04 使用 FPGA 内部的 DCM 调整延时，我使用了，可以避免毛刺。 |
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脑洞大赛7 发表于 2018-11-12 17:04 但是采样的数据发现频谱很差，这个可能是什么原因？ |
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你好，我也遇到这样的问题了，。请问你解决了吗？我的qq_244804095,,可以请教你相关问题吗？我的9642采样数据电压不能高于500mv不然波形就是乱的
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AD9642用FPGA给时钟信号，基本失去了它的高SNR的优势。
正确的方法是时钟器件，例如较早的ad9516或者ad9528等提供一路高质量时钟信号给ad9642（一般LPECL），同时一路同样频率的时钟信号给FPGA。数据信号和DCO一起送给FPGA，如果由于时序导致杂散，调整DCO基本能解决问题（当然FPGA要做时序约束）。DCO是江湖人称的“随路钟”。 |
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daaty 发表于 2018-11-12 17:50 我用的是ICS307-2这个时钟PLL产生的 65M时钟，然后经过巴伦做单端转差分，接到 AD9642上，这个会不会有问题？ |
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