【FPGA】UART顶层模块的实体声明写法

2018-10-29 09:43:19 2471 FPGA 波特率

0 UART 顶层模块的实体声明中除了端口的声明外，还需要声明所有子模块需要使用的类属参数，包括 DATA_BIT（数据位个数）、TOTAL_BIT（总数据个数）、PARITY_RULE（奇偶校验规则）、FULL_PULSE_COUNT（完整波特率时钟对应的计数）和 RISE_PULSE_COUNT（波特率时钟上升沿对应的计数）。实体声明部分的代码如下： library IEEE; use IEEE.std_logic_1164.all; use WORK.UART_PACKAGE.all; entity UART is generic( -- 数据位个数 DATA_BIT : integer := 8; -- 总数据个数 TOTAL_BIT : integer := 10; -- 奇偶校验规则 PARITY_RULE : PARITY := NONE; --完整波特率时钟对应的计数 FULL_PULSE_COUNT : BD_COUNT := BD9600_FPC; --波特率时钟上升沿对应的计数 RISE_PULSE_COUNT : BD_COUNT := BD9600_HPC ); port( -- 时钟信号 clk : in STD_LOGIC; -- 复位信号 reset_n : in STD_LOGIC; -- 发送控制信号 send : in STD_LOGIC; -- 数据发送总线 send_bus : in STD_LOGIC_VECTOR(7 downto 0); -- 发送完成信号 send_over : out STD_LOGIC; -- 错误提示信号 error : out STD_LOGIC; -- 接收提示信号 recv : out STD_LOGIC; -- 数据接收总线 recv_buf : out STD_LOGIC_VECTOR(7 downto 0); -- RS-232 数据接收端口 RxD : in STD_LOGIC; -- RS-232 数据发送端口 TxD : out STD_LOGIC; ); end UART; 复制代码 0
2018-10-29 09:43:19　　评论淘帖0 举报相关推荐 • 【FPGA】UART顶层模块的子模块和内部信号声明 2827 • 【FPGA】 UART测试平台的实现代码----实体声明 1429 • 【FPGA】UART顶层模块的子模块实例化 2728 • 基于FPGA的UART模块的设计 13096 • 基于FPGA的UART接口模块设计 4647 • 基于FPGA的UART串口接收模块设计 538 • 基于FPGA的UART模块设计与实现简介 20 • 有关头文件写法或者函数声明调用的小技巧分享 9118 • 顶层调用子模块的VHDL例程 0 • uart的顶层模块编译出现一个问题，求解答 5068