完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
先生
当我在.xdc文件(vivado2014.4)中进行任何更改时,进程是从综合开始的。 每次都发生。 在vivado中有任何设置,在更改后,.xdc文件进程从实现开始,而不是从综合开始。 谢谢 shweta 空间应用中心 艾哈迈达巴德 感谢hwetaspace appplication centerahmedabad 以上来自于谷歌翻译 以下为原文 sir when i make any change in .xdc file (vivado2014.4) process is start from synthesis. every time it happens. is there is any setting in vivado that after change in .xdc file process start from implememtation not from synthesis. thanks shweta space application center ahmedabad thanks shweta space appplication center ahmedabad |
|
相关推荐
3个回答
|
|
你好@ shweta_agnihotri
如果修改的约束是不影响合成结果的物理约束,则可以强制合成运行为最新。 约束更改后,您可以在TCL控制台中使用以下命令 set_property NEEDS_REFRESH FALSE [get_runs synth_1] 上述命令将强制合成运行为最新。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 以上来自于谷歌翻译 以下为原文 Hi @shweta_agnihotri You can force synthesis run up-to-date if the constraints modified are physical constraints which does not effect synthesis results. You can use below command in TCL console after constraint changes set_property NEEDS_REFRESH FALSE [get_runs synth_1] The above command will force synthesis run up-to-date. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
|
|
|
嗨@ shweta_agnihotri,
你可以做两种方式: 作为@ vemuladtold,您可以更新力量 否则,您可以创建单独的约束文件,并仅在实现中使用它,而不是在综合中。 谢谢,Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 以上来自于谷歌翻译 以下为原文 Hi @shweta_agnihotri, You can do 2 ways:
Arpan ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
|
|
|
嗨@shweta_agnihotri
上述帖子对您有帮助吗? 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 以上来自于谷歌翻译 以下为原文 Hi @shweta_agnihotri Are the above posts helpful? Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
|
|
|
只有小组成员才能发言,加入小组>>
2474 浏览 7 评论
2860 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2322 浏览 9 评论
3406 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2502 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
2180浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
645浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
506浏览 1评论
2054浏览 0评论
783浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-2-3 22:43 , Processed in 1.009544 second(s), Total 48, Slave 42 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号