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我可以通过LX45T -2部件很好地满足时序，但是具有完全相同的设计和约束，LX100T -3部件将无法满足时序要求。
我已经打开了FPGA编辑器，并注意到它选择了远远超出ODDR的FF，它无法及时完成，当我的时钟以368 MHz运行时会产生3+ ns的净延迟...有什么建议吗？ 我已经添加了寄存器，希望该工具能够找到最佳位置，但事实并非如此。 有什么建议么？ 谢谢，斯图 以上来自于谷歌翻译 以下为原文 I could meet timing just fine with the LX45T -2 part but with the exact same design and constraints, the LX100T -3 part will not meet timing. I have opened up FPGA editor and noticed that it is choosing FFs so far from the ODDR that it can't make it in time, incurring a 3+ ns net delay when my clock is running at 368 MHz...Any suggestions? I have added registers in hope that the tool would find the optimal location but it just won't. Any suggestions? thanks, Stu 
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3个回答
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stu_abrams写道：
我可以通过LX45T -2部件很好地满足时序，但是具有完全相同的设计和约束，LX100T -3部件将无法满足时序要求。 我已经打开了FPGA编辑器，并注意到它选择了远远超出ODDR的FF，它无法及时完成，当我的时钟以368 MHz运行时会产生3+ ns的净延迟...有什么建议吗？ 我已经添加了寄存器，希望该工具能够找到最佳位置，但事实并非如此。 有什么建议么？ 谢谢，斯图 不幸的是，你可能不得不做一些布局规划。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 stu_abrams wrote:Unfortunately, you might have to do some floorplanning. ----------------------------Yes, I do this for a living. |
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我已经尝试过布局规划，将寄存器定位到特定的切片，但该工具永远不会达到时序收敛。
奇怪的是时钟区域X0Y0和X1Y0都用于我的ODDR时钟，但它不会将我的任何触发器放在这些区域......除非我专门定位这些寄存器。 以上来自于谷歌翻译 以下为原文 I have tried floorplanning, LOC'ing the registers to specific slices, but the tool won't ever get to timing closure. What's odd is that the Clock Regions X0Y0 and X1Y0 are both used for my ODDR Clocking but it won't place any of my flops in those regions...unless I specifically LOC those registers. |
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如果设计在新部件中的利用率非常低，请尝试以下解决方案：
http://www.xilinx.com/support/answers/33021.htm 以上来自于谷歌翻译 以下为原文 If the design has very low utilization in the new part, try this solution: http://www.xilinx.com/support/answers/33021.htm |
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只有小组成员才能发言，加入小组>>
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