【FPGA】I²C协议位传输的实现--全程代码实现

2018-10-9 11:43:44 1804 FPGA I²C总线

0 i2c_master_bit_ctrl.v 完成位传输的功能。位传输的功能包括数据按位传输的实现和 I²C协议各个命令的实现两部分。如图 4-5 所示开始和重复开始命令的产生包括 5 个阶段：idle 和 A、B、C、D 等。停止命令包括 4 个阶段：idle 和 A、B、C 等。读、写一个字节通过 8 次位操作完成。实现代码如下： `include "timescale.v" `include "i2c_master_defines.v" //模块名称及 IO module i2c_master_bit_ctrl( clk, rst, nReset, clk_cnt, ena, cmd, cmd_ack, busy, al, din, dout, scl_i, scl_o, scl_oen, sda_i, sda_o, sda_oen ); 复制代码 // 输入、输出 input clk; input rst; input nReset; input ena; // 模块使能信号 input [15:0] clk_cnt; // 时钟分频系数 input [3:0] cmd; output cmd_ack; // 命令完成应答 reg cmd_ack; output busy; // 总线忙 reg busy; output al; // 总线仲裁丢失 reg al; input din; output dout; reg dout; // I²C 连线 input scl_i; // I²C 时钟输入 output scl_o; // I²C 时钟输出 output scl_oen; // I²C 时钟输出使能 reg scl_oen; input sda_i; // I²C 数据输入 output sda_o; // I²C 数据输出 output sda_oen; // I²C 数据输出使能 reg sda_oen; // variable declarations reg sSCL, sSDA; // 同步后的 SCL 和 SDA 输入 reg dscl_oen; // 延迟后的 scl_oen reg sda_chk; // 检查后的 SDA output (Multi-master arbitration) reg clk_en; // 时钟产生信号 wire slave_wait; reg [15:0] cnt; // 时钟分频计数器 // 模块主体 // 当从节点没有准备好时，下拉 SCL 来延迟周期 // 延迟 scl_oen always @(posedge clk) dscl_oen <= #1 scl_oen; assign slave_wait = dscl_oen && !sSCL; // 产生时钟使能信号 always @(posedge clk or negedge nReset) if(~nReset) begin cnt <= #1 16'h0; clk_en <= #1 1'b1; end else if (rst) begin cnt <= #1 16'h0; clk_en <= #1 1'b1; end else if ( ~\|cnt \|\| ~ena) if (~slave_wait) begin cnt <= #1 clk_cnt; clk_en <= #1 1'b1; end else begin cnt <= #1 cnt; clk_en <= #1 1'b0; end else begin cnt <= #1 cnt - 16'h1; clk_en <= #1 1'b0; end // 产生总线状态控制信号 reg dSCL, dSDA; reg sta_condition; reg sto_condition; // 同步 SCL 和 SDA 输入信号，减少不稳定风险 always @(posedge clk or negedge nReset) if (~nReset) begin sSCL <= #1 1'b1; sSDA <= #1 1'b1; dSCL <= #1 1'b1; dSDA <= #1 1'b1; end else if (rst) begin sSCL <= #1 1'b1; sSDA <= #1 1'b1; dSCL <= #1 1'b1; dSDA <= #1 1'b1; end else begin sSCL <= #1 scl_i; sSDA <= #1 sda_i; dSCL <= #1 sSCL; dSDA <= #1 sSDA; end // SCL 处于高时检测到 SDA 的下降沿，即检测开始状态信号 // SCL 处于高时检测到 SDA 的上升沿，即检测停止状态信号 always @(posedge clk or negedge nReset) if (~nReset) begin sta_condition <= #1 1'b0; sto_condition <= #1 1'b0; end else if (rst) begin sta_condition <= #1 1'b0; sto_condition <= #1 1'b0; end else begin sta_condition <= #1 ~sSDA & dSDA & sSCL; sto_condition <= #1 sSDA & ~dSDA & sSCL; end // 产生 I²C 总线忙信号 always @(posedge clk or negedge nReset) if(!nReset) busy <= #1 1'b0; else if (rst) busy <= #1 1'b0; else busy <= #1 (sta_condition \| busy) & ~sto_condition; // 产生仲裁丢失信号 generate arbitration lost signal // 仲裁丢失发生在: // 1) 主节点驱动 SDA 处于高，但是 I²C 总线一直处于低 // 2) 没有请求时却检测到停止状态信号 reg cmd_stop, dcmd_stop; always @(posedge clk or negedge nReset) if (~nReset) begin cmd_stop <= #1 1'b0; dcmd_stop <= #1 1'b0; al <= #1 1'b0; end else if (rst) begin cmd_stop <= #1 1'b0; dcmd_stop <= #1 1'b0; al <= #1 1'b0; end else 复制代码 1
2018-10-9 11:43:44　　评论淘帖0 举报相关推荐 • 【FPGA】I²C 协议的字节传输的实现 1682 • 基于FPGA实现I2C协议 3134 • 【FPGA】 I²C 协议的程序主体的实现 1913 • IIC传输协议及其代码的实现 2230 • FPGA实现IIC协议的设计 1268 • 基于FPGA的SPI协议及设计实现 24 • 如何使用FPGA实现SERDES协议 18 • 基于FPGA的模拟 I²C协议设计 716 • 如何使用代码实现的IIC协议 672 • FPGA HDL代码实现过程 2196