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你好，
QDRII+SRAM Q[17:0]和CQ输出需要FPGA /ASIC侧的ODT？如果是，多少钱？40欧姆，50欧姆？ 最好的问候， 以上来自于百度翻译 以下为原文 Hello, QDRII+ Sram Q[17:0] and CQ outputs need ODT on the FPGA/ASIC side ? If yes, how much? 40 ohm, 50ohm ? Best Regards, 
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5个回答
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嗨，Doner，
首先，它将取决于部分。如果它是一个非ODT部分，那么它就不需要了。如果它是一个ODT部分，那么它将是必需的。我们也有一个应用笔记。请仔细检查一遍。 HTTP://www. CyPress .COM/FIL/36611/下载 谢谢， 普拉迪普塔 以上来自于百度翻译 以下为原文 Hi Doner, I it will depend on the part firstly. If it is a non ODT part then it will not be required. If it is an ODT part then it will be required. We also have an app note on this. Kindly go through it once. http://www.cypress.com/file/38611/download Thanks, Pradipta. |
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WHR197 发表于 2018-10-2 13:45 嗨，Pradipta， 我看了那个应用笔记。谢谢您。这是一个ODT部分。那么，在ASIC／FPGA方面，对于Q[17:0]和CQ线，我应该使用多少个ODT电阻器？ 谢谢您。 以上来自于百度翻译 以下为原文 Hi Pradipta, I read the that app note. Thank you. It is an ODT part. Then how much ODT resistor should I use on the ASIC/FPGA side for Q[17:0] and CQ lines? Thank you. |
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kdyangcheng 发表于 2018-10-2 14:01 嗨，Doner， 对于这些线路，您不需要连接任何电阻器。我们也有一个应用笔记在这些部分的设计指南与参考图表。 请仔细检查一遍，让我们知道任何查询。 HTTP://www. CyPress .COM/FIL/35596/下载 谢谢， 普拉迪普塔 以上来自于百度翻译 以下为原文 Hi Doner, You need not connect any resistor for those lines. We also have an app note on design guidelines for these parts with reference schematics. Kindly go through it once and let us know for any queries. http://www.cypress.com/file/38596/download Thanks, Pradipta. |
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WHR197 发表于 2018-10-2 14:20 亲爱的普拉迪帕， 谢谢你的文件。我以前看过那个博士。我试图准确地从文件，下面的句子，24页。 数据输出（Q[X：0）和回波时钟（CQ/CQα）信号驱动FPGA /ASIC而不终止，考虑到支持ODT的FPGA /ASIC的输入。 如果是，这些FPGA /ASIC引脚需要多少ODT？40欧姆，50欧姆？它是否依赖于（Q（x∶0））和回波时钟（CQ/CQγ）跟踪特性阻抗？ 谢谢您， 以上来自于百度翻译 以下为原文 Dear Pradipta, Thank you for document. I have read that doc previously. I try to exactly ask below sentence from document, page24. The Data output (Q[x:0]) and Echo Clock (CQ/CQ#) signals drive the FPGA/ASIC without termination, considering the inputs of the FPGA/ASIC that supports ODT. If yes, how much ODT is required for these FPGA/ASIC pins? 40 ohm, 50 ohm? Does It depend on the (Q[x:0]) and Echo Clock (CQ/CQ#) traces characteristic impedance? Thank you, |
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kdyangcheng 发表于 2018-10-2 14:40 嗨，Doner， 数据输出（Q【X：0 ]）和回波时钟（CQ、CQ #）信号驱动FPGA / ASIC没有终止，考虑到FPGA / ASIC支持ODT的输入。 在FPGA / ASIC的情况下无ODT，柏建议您终止（上拉到VTT）数据输出（Q【X：0 ]）和回波时钟（CQ、CQ #）信号以减少信号完整性问题。 谢谢， 普拉迪普塔 以上来自于百度翻译 以下为原文 Hi Doner, The Data output (Q[x:0]) and Echo Clock (CQ/CQ#) signals drive the FPGA/ASIC without termination, considering the inputs of the FPGA/ASIC that supports ODT. In the case of FPGA/ASIC without ODT, Cypress recommends that you terminate (pullup to VTT) the Data output (Q[x:0]) and Echo clock (CQ/CQ#) signals to reduce signal integrity issues. Thanks, Pradipta. |
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