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[经验]

时序约束之时序例外约束

电子开发圈

2018-9-21 12:55:34

2674 时序约束

0

当逻辑行为以默认的方式不能正确的定时逻辑行为，想以不同的方式处理时序时，必须使用时序例外命令。

1. 多周期路径约束

指明将数据从路径开始传播到路径结束时，所需要的时钟周期数。

set_multicycle_path2 -setup -from [get_pins data0_reg/C] -to [get_pins data1_reg/D]

2. 伪路径约束

存在于设计中的拓扑结构，但没有起到作用或不需要确定时序，不进行分析的路径。

set_false_path -from [get_port reset] -to[all_register]

set_false_path -from [get_clocks CLKA]-to [get_clock CLKB]

set_false_path-from [get_pins {design_1_i/proc_sys_reset_0/U0/PR_OUT_DFF[0].FDRE_PER/C}]

set_false_path -to[get_pins -hier *aurora_64b66b_0_cdc_to*/D]

3. 最大最小延迟约束

设置最大最小路径延迟值，将覆盖默认的建立和保持约束。

set_max_delay7.000 -from [get_pins {FSM_onehot_state_reg[3]/C}] -to [get_pins{storage_data1_reg[318]/D}]

set_min_delay -from -to -through

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