[经验]

时序约束之时钟组约束

电子开发圈

2018-9-21 12:40:56

2218 时序约束

vivado默认计算所有时钟之间的路径，通过set_clock_groups命令可禁止在所标识的时钟组之间以及一个时钟组内的时钟进行时序分析。

1.异步时钟组约束

声明两时钟组之间为异步关系，之间不进行时序分析。（但硬件路径不变还是存在跨时钟域问题）

set_clock_groups -name async _clk0_clk1 -asynchronous-group{clk0 clk0_0 clk0_1} -group {clk1 clk1_0 clk1_1}

set_clock_groups-name async_clk0_clk1 -asynchronous -group [get_clocks-include_generated_clocks clk0] -group [get_clocks -include_generated_clocks clk1]

2.互斥时钟组约束

多个时钟通过时钟多路器选择输出，声明不能同时出现在电路中使用。

set_clock_groups -name ex_clk0_clk1-physically_exclusive -group clk0 -group clk1

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