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AD9957工作在PLL模式下系统时钟不稳

2338 AD9957 pll ftw

问答对人有帮助，内容完整，我也想知道答案 0 AD9957工作在PLL模式下，PLL_LOCK为高。在单音模式下，设置FTW值输出30M，测试系统时钟频率为理论值436M，单音输出30M；设置FTW值输出100M，测试系统时钟频率为468M，单音输出107M。为什么，我刚改FTW的值，会影响到系统时钟呢？ 0
2018-9-11 10:42:34　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 ci56789 该类别下有 19 个回答。邀请回答举报李春梅相关推荐 • ad9957运行至GHz时出现明显的镜频和载波分量 2183 • 请推荐几款能用作AD9957外部参考时钟的芯片 2009 • AD9957在使用内部pll后pdclk无输出 1612 • AD9957同步输出时钟计算不正确 2119 • FPGA使用ddio方式送数据给AD9957发现FPGA送数据的延迟较大 3702 • 高速BPSK以及AD9957的相关问题 2613 • FTW影响系统时钟请问这两者之间有什么关系吗 1294 • AD9957内部锁相环PLL失锁 3282 • 请问AD9957的18位二进制补码的小数点位置如何确定？ 2043 • AD9957 PLL输出频率偏低是为什么？ 322 6个回答

答案对人有帮助，有参考价值 0 进一步测试，发现设置FTW值输出30M的时候，PLL_LOCK为高。设置FTW值输出100M的时候，PLL_LOCK为低

2018-9-11 10:59:59 评论举报李春梅

答案对人有帮助，有参考价值 0 请把你的原理图以PDF形式以及寄存器配置发给我们。

2018-9-11 11:08:30 评论举报李淑嘉

答案对人有帮助，有参考价值 0 VERTEX2016 发表于 2018-9-11 08:25 请把你的原理图以PDF形式以及寄存器配置发给我们。 [size=13.3333px] parameter DATA_CFR1 = 32'h01400000; [size=13.3333px] parameter DATA_CFR2 = 32'h01400820; [size=13.3333px] parameter DATA_CFR3 = 32'h1a1f_4132; [size=13.3333px] parameter DATA_PRF0 = 64'h3FFF_0000_5DC5_DC5D; [size=13.3333px]现在的问题就是FTW的变化会影响系统时钟的锁定。在FTW=0ED0_97B4时，测的的系统时钟为156M左右。能够锁定 [size=13.3333px]将FTW=5DC5_DC5D后，再次测时失锁。此时测的系统时钟为222M左右。 [size=13.3333px] [size=13.3333px] [size=13.3333px]电路图在附件中 [size=13.3333px] AD9957的系统时钟，由时钟分配器CDCE913产生。设置的AD9957输入时钟为25M，FPGA时钟为50M，峰峰值为1200mv。附件 Clock.pdf112.3 KB DAC-AD9957.pdf305.6 KB

2018-9-11 11:26:10 评论举报李春梅

答案对人有帮助，有参考价值 0 chm5 发表于 2018-9-11 08:43 parameter DATA_CFR1 = 32'h01400000; parameter DATA_CFR2 = 32'h01400820; parameter DATA_CFR3 = 32'h1a1f_4132; 从寄存器给出数据来看，参考输入为25MHz，PLL N=25, VCO=25MHz*25=625MHz, 你的VCO频段选择了VCO4: 832MHz~920MHz, 这个应该不合适，请选择VCO2：562MHz~656MHz. 以覆盖你想要的工作频点。

2018-9-11 11:36:04 评论举报李淑嘉

答案对人有帮助，有参考价值 0 VERTEX2016 发表于 2018-9-11 08:53 从寄存器给出数据来看，参考输入为25MHz，PLL N=25, VCO=25MHz*25=625MHz, 你的VCO频段选择了VCO4: 832MHz~920MHz, 这个应该不合适，请选择VCO2：562MHz~656MHz. 以覆盖你想要的工作频点。你好我的系统时钟在FTW较小处能够锁定但是改变FTW的值会影响系统时钟的输出比计算值多出四五十兆，甚至能影响到PLL的锁定。

2018-9-11 11:52:51 评论举报李春梅

答案对人有帮助，有参考价值 0 chm5 发表于 2018-9-11 09:10 你好我的系统时钟在FTW较小处能够锁定但是改变FTW的值会影响系统时钟的输出比计算值多出四五十兆，甚至能影响到PLL的锁定。仅仅改变FTW不应该改变系统时钟。请测量一下AD9957的系统时钟输入的差分摆幅大小，查看其是否满足摆幅要求（>100mV），从你给出原理图上看，1.8V的LVCMOS要驱动(25+25)//50=25ohm的大负载需要很大的电流才行. From: 632883797@QQ.COM Sent: Thursday, May 05, 2016 2:31 AM To: Zhao, Yiming <Yiming.Zhao@analog.com> Subject: AD9957系统时钟不稳 - 中文威廉希尔官方网站支持 <https://analog-ch.jiveon.com/?et=watches.email.thread> AD9957系统时钟不稳 created by 632883797@QQ.COM<https://analog-ch.jiveon.com/people/632883797%40QQ.COM> in 时钟和DDS专区 - 查看全部讨论<https://analog-ch.jiveon.com/message/32192#comment-32192>

2018-9-11 11:59:57 评论举报李淑嘉

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