时序至关重要：具有分数频率合成器的锁相环边界杂散怎么减少

1424 锁相环 VNA

问答对人有帮助，内容完整，我也想知道答案 0 您曾设计过具有分数频率合成器的锁相环（PLL）吗？这种合成器在整数通道上看起来很棒，但在只稍微偏离这些整数通道的频率点上杂散就会变得高很多，是吧？如果是这样的话，您就已经遇到过整数边界杂散现象了 —— 该现象发生在载波的偏移距离等于到最近整数通道的距离时。例如，若是鉴相器频率为100MHz，输出频率为2001MHz，那么整数边界杂散将为1MHz的偏移量。在这种情况下，1MHz还是可以容忍的。但当偏移量变得过小，却仍为非零值时，分数杂散情况会更加严重。采用可编程输入倍频法来减少整数边界杂散可编程倍频器的理念是让鉴相器频率发生位移，这样压控振荡器（VCO）频率就能远离整数边界。考虑一下用20MHz的输入频率生成540.01MHz的输出频率，如图1所示。该器件具有一个输出分频器（在VCO之后），但输出频率和VCO频率都接近20MHz的整数倍。这种设置将迫使任何PLL产生分数杂散。图1：整数边界杂散示例如果该器件具有一个可编程输入倍频器，那么图2中所示的配置就是可行的。图2：用可编程倍频器来避开整数边界图3展示了内部倍频器的神奇效果。当然，整数边界杂散有多种发生机制，很难完全消除它们。但这种方法可减少整数边界杂散及其产生的其它杂散。图3中的“杂散消失”路径展示了使用该可编程倍频器的效果。100kHz频率下的整数边界杂散大约减少了9dB，同时还大大减少了50kHz和10kHz频率下的其它杂散。图3：使用和不用可编程倍频器时的杂散比较本文中列举的示例都采用了ti的LMX2571合成器 —— 该器件包含一个无需外部组件的可编程倍频器。此外，这款合成器还具有39mA的电流消耗、-231dBc/Hz的PLL相位噪声优值以及10-1344MHz的连续输出频率范围。它能支持陆地移动无线电、软件定义无线电和无线麦克风等应用。 0
2018-9-6 15:11:00　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × elecfans电答该类别下有 503 个回答，其中被选为最佳答案 1 次。邀请回答辰达行电子该类别下有 112 个回答。邀请回答叫我赵大只该类别下有 30 个回答。邀请回答 xiaoxue11 该类别下有 28 个回答。邀请回答 leetow2006 该类别下有 25 个回答。邀请回答杰然不同该类别下有 20 个回答。邀请回答西西该类别下有 20 个回答。邀请回答 xichi2015 该类别下有 17 个回答。邀请回答 zhtyr 该类别下有 17 个回答。邀请回答 YHZY 该类别下有 13 个回答。邀请回答曾庆发该类别下有 11 个回答。邀请回答小程321 该类别下有 10 个回答。邀请回答 shaorc 该类别下有 10 个回答。邀请回答 bigcap1234 该类别下有 10 个回答。邀请回答孙敬啊该类别下有 9 个回答。邀请回答 Music 该类别下有 9 个回答。邀请回答两只耳朵怪该类别下有 9 个回答。邀请回答卍依靠佛号走天涯卍该类别下有 8 个回答。邀请回答去玩儿该类别下有 8 个回答。邀请回答 xudajiang1988 该类别下有 8 个回答。邀请回答举报高欢相关推荐 • 锁相环频率合成器是什么原理？ 2043 • 一种基于ADF4106的锁相环频率合成器应用实例介绍 3319 • 如何采用CD4046实现锁相环频率合成器的设计？ 1452 • 驱动高压锁相环频率合成器电路的VCO介绍 2071 • 怎么设计射频锁相频率合成器？ 2403 • 详解频率合成器高性能架构的实现 1952 • 如何利用FPGA设计PLL频率合成器？ 3913 • 基于单片机和锁相环MC14046频率合成器的设计，求高手指点 2687 • 一种基于FPGA的PLL数频率合成器设计 2464 • 请教射频锁相频率合成器的设计和仿真方式？ 1522