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两个转换器同步方法和整合多个转换器

问答对人有帮助，内容完整，我也想知道答案 0 多个转换器的同步可用于此类应用，例如雷达、电子战（EW）、超声、以及使用数字波束成形威廉希尔官方网站以便处理一大段数据的其他多通道应用。必须注意，使用GSPS模数转换器（ADC）时，在相同的系统内同步多个转换器的需求是相同的。不过，速度和接口使得这一点更难以实现。本文将说明两种方法：JESD204B接口数据字内使用确定性延迟和使用控制位。两种方法都是JESD204B子类1的特征。ADI的AD9625（12位，2.5 GSPS ADC）是用作测试设备，针对多个转换器同步所需遵循的设计规则提供基准结果。同步定义为按等于或小于单时钟周期的精度匹配各转换器的能力，而该精度仅取决于ADC的孔径抖动、时钟抖动及时钟分配精度。AD9625采用符合标准JESD204B接口威廉希尔官方网站要求的高速串行数据通道。同步多个AD9625有两种独特方案。一种方法是使用确定性延迟，其中将必须针对各个单独数据路径对延迟加以调整以便校正时序不匹配；另外一种使用通常称为时间戳的方法。记住，这两种方法都是AD9625设计部分的JESD204B子类1的特性。在本文中，时间戳方法将是重点，因为无需测量每个转换器到每个FPGA的时间延迟。关于JESD204B的注意事项 AD9625具有遵循JESD204B标准的串行输出。在JESD204B标准内，有多个基于不同目的而优化的子类。 AD9625使用子类1，它对于如何执行这种同步方法非常关键。子类1使用SYSREF信号来对齐串行输出数据。将SYSREF信号输入转换器的输出数据中。这个配置使得SYSREF可与转换时钟同步，并确保分配的各SYSREF信号同时到达各转换器。这会产生将置于JESD204B串行输出数据中的标记或时间戳，其显示应开始同步数据分析的确切点。 AD9625提供两种使用这个标记的方案。设计人员可以使用属于整个16位JESD字一部分的单独控制位或者用SYSREF时间戳代替转换器的LSB。应注意到，本文所述测试使用LSB方案。还必须注意，这些控制位的实施方案以及使用这些控制位来同步多个转换器的方式并不属于JESD规范。JESD字中各控制位的名称由各转换器设计自行确定，各转换器有所相同。测试设置图1中的设置显示如何同步两个转换器。理论上，可同步的转换器数目不受限制。图1. 测试设置及其主要互连框图首先正确设计AD9625电路板，如图2和图3所示，测试设置需要以下设备：两台运行Windows®操作系统的标准台式机/笔记本电脑两个Xilinx® VC707开发套件两个AD9625 FMC电路板，AD-FMCADC2-EBZ Tektronix HFS 9009脉冲发生器和激励系统两个采用B22低相位噪声方案的Rohde & Schwarz® SMA100A信号产生器 T用于时钟和SYSREF连接的两个24 GHz匹配RF电缆图2.具有同步连接的AD9625 FMC电路板(AD-FMCADC2-EBZ) 图3. AD-FMCADC2-EBZ连接到VC707 Xilinx开发板上的FMC1, HPC卡槽信号发生器(SMA100A)针对各转换器提供2.5 GHz的采样时钟。接着通过使用5350–244 Picosecond Pulse Labs功率分配器，将单一输出分成两个时钟。然后将一对相位和长度匹配电缆自两个分输出连接至各AD9625板。这确保时钟将在到达各转换器时同步。脉冲发生器(HFS 9009)的任务是产生SYSREF信号。特别针对这个任务来选择脉冲发生器，因为它提供的多个差分信号有相当低的抖动，且能够使一个差分输出相对于另一个差分输出偏斜，从而能够根据需要相对于采样时钟移动SYSREF信号的位置以确保遵从设置和保持时间要求。接下来，也必须采用与采样时钟相同的方式来分割模拟输入。使用具有一对相位匹配电缆的另一个功率分配器确保两个模拟输入信号同时到达各转换器的输入端。 AD9625 (AD-FMCADC2-EBZ)电路板经由HPC FMC连接器连接至VC707评估平台。使用Xilinx ChipScope和SDK软件工具，与VC707实现接口，并实施时间戳程序和捕获数据。测试程序若要手动触发SYSREF，将脉冲发生器激活，针对各转换器对齐SYSREF信号。一旦检测到SYSREF标记，各FPGA将执行数据捕获，如图4所示。图4. 显示借助SYSREF而触发的数据捕获的Xilinx ChipScope屏幕截图各红线表示LSB SYSREF标记，而蓝色波形显示实际捕获的数据。如上所示成功捕获数据后，将会导出数据采用matlab ®进行处理。同步结果采用MATLA分析导出的原始数据之后，来自各ADC的时域重构数据彼此叠加，可绘制出曲线(图5)。图5. 时域原始数据的MATLAB重构图6显示图5中上升沿的放大图。水平轴代表采样。蓝线和红线代表两个独立、同步的ADC/FPGA数据集，二者之间的差异看起来比一个采样偏差小。图6. 图5上升沿的放大图表1列出了采样相位变化的子集，它与图1中采用710 MHz模拟输入的测试配置设置有关。表1：采样相位变化的子集表1的测试结果显示以710 MHz运行的模拟输入及三个独立捕获产生准确度差不多的结果。同样，各结果同步后在±0.5个采样范围内。应注意，在测试设置中相位锁定两个源信号非常重要，目的是提供同步采样时钟和SYSREF输入。若这两个边沿在时间上相对于彼此自由移动，未进行相位锁定，那么据统计，预测最终会经常违背设置和保持时间。借助市场上即将出现的新型JESD204时钟分配IC，像HMC7044、AD9525和AD9528，这将自动实现各时钟和SYSREF输入的相位锁定。结论使用这种测试设置方法证明，可以用JESD204B高速串行数字接口并利用SYSREF和时间戳方法来同步两个AD9625 12位2.5 GSPS ADC使得同步结果好于一个采样精度。虽然这种方法使用很多笨重的台式测试设备，但很快就可以使用ADI新发布的时钟器件来实施相同的同步设置，从而实现更简单的解决方案。除了提供两个转换器同步方法，本文还提出可将此概念扩展为整合多个转换器，诸如雷达、电子战以及军事通信应用之类的应用也将大大获益于这种GSPS速度优势。 0
2018-9-3 14:48:59　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答举报寇亦青相关推荐 • Fly-Buck转换器PCB布局技巧 2101 • 负阻抗转换器和回转器的原理和使用 2896 • 基于4开关降压升压转换器的USB供电设计 1789 • 请问如何使用UCC24624同步整流器控制器提高LLC谐振转换器的效率？ 1293 • 阻抗转换器的定义是什么？电容测量转换器的应用有哪些？ 1921 • ADC转换器选型怎么搞？如何选择最合适的ADC转换器？ 1634 • 什么是高速转换器 965 • 电压参考如何改变转换器性能？ 982 • 浅谈转换器的噪声 2697 • 刺激汽车容性传感器应用的转换器测量方法有哪些？ 1752