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有几个关于ad9244的问题想请教
1. 其数据手册中第6页, Table4中提到 Minimum Conversion Rate 为 500KHz, 同时在第9页对Minimum Conversion Rate 做出了解释: 我是否可以理解为ad9244的输入时钟应大于500KHz, 否则其性能就会下降? 为什么时钟低了, 性能就会下降? 2. 数据手册的第18页, Table9中, External (外部基准模式) 这一行中有: 1 ≤ VREF ≤ 2.0 在第21页中又以 2.048 V的外部基准 REF191 作为例子讲述外部基准 我的问题是: ad9244的外部基准是否可以大于2v, 大于2v是否会有不利影响? 3. 数据手册中给出了ad9244评估板的原理图和PCB的布局布线情况. 32页中可以看到整个电路公用了一个地平面, 即使是作为输出缓冲器的74VHC541也连到了这一地平面上. 是否需要将模拟部分和数字部分的地分开? 
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4个回答
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1. 我推测是由于内部 SHA电路/以及pipeline各级SHA采用的是 Cap存储模拟电压，因为 pipeline ADC的结构，模拟信号需要等到下个时钟周期才到下级SHA，这个过程中漏掉电荷 I*ΔT=ΔQ， 在 Csh上产生了 ΔQ/Csh的电压误差，若采样时钟间隔 ΔT过长，则漏电越多，增加了 "噪声”。所以 pipeline ADC在使用时 Clock Peroid间隔不能太久。
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2. 这个是不是可以理解成 2.0意思是保留一位小数的精度 哈哈，这是不是意味着 Vref的要求不是卡死到 2.000V了呢？ 从 pipeline ADC内部原理而言，Vref的效用是用于流水线每级的增益和移位提供参考电压，其限制在于内部运放的输入输出range，而内部运放设计不会不留裕量的，所以你在供电正常的情况下 Vref略微超0.1V估计也不会产生明显性能恶化。
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3. 虽没做过4层板，不过我猜想一下哈，地若通过过孔打过给芯片供电的话，过孔有电感模型，再加上近处的Cap解耦，那么对高频噪声其有一定的隔离作用。缓冲器主要是高频毛刺电流噪声为主。 Vdd平面倒是都分割了。 地平面与Vdd平面间的寄生电容也有一些高频滤波效果。
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