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您好，官网上有关ADC与FPGA的资料您可以先参考一下。
http://www.analog.com/media/cn/training-seminars/tutorials/MT-201_cn.pdf |
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qinghong325 发表于 2018-8-22 08:30 里面说得很模糊。 |
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不必为了所谓的等长而过度绕线，只要信号和时钟能满足建立/保持时间关系就好了。实际上没有哪个pin能完全一样，总会有一定的skew。
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就是不好掌握这个“度”。 |
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通常的模拟电路和数字电路中，走线的长度越短越好，防止外界的干扰和信号同步， 如果频率不是很高，不必要苛求信号等长，此外走线过多过长可能会对走线路径上电路中的其他信号造成影响，
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60user105 发表于 2018-8-22 09:25 倒是走线都在顶层 |
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信号在FR4板材中传播速度约15cm/ns，由于信号线之间的不等长造成的相对延时一般在零点几ns量级，多数高速ADC可以编程调整DCO相对数据的延时，选择好延时确保可以满足建立和保持时间即可。
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基于FPGA的数字系统设计中，异步同步电路设计中timing问题十分重要。
在数字系统的timing analyse中，数据线上的dealy也要纳入考虑，而FPGA在做STA的时候是要考虑critical path，所以走线等长其实就是为了使各个数据线上的delay大致接近， 从而使timing更容易的到满足。 所以，只要保证FPGA在做数据同步的时候能保证建立时间和保持时间即可。 |
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