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我是QorIQ处理器的SRAM存储器接口(cy62167g18-55zxi)。我无法知道如何接口的#(Byte Low使)和他#(高字节使能)信号目前SRAM处理器。
CY62167G18-5ZXI 以上来自于百度翻译 以下为原文 I am interfacing QorIQ Processor with SRAM memory (CY62167G18-55ZXI). I am unable to know how to interface BLE#(Byte Low Enable) and BHE#(Byte High Enable) signals present on SRAM to the processor.
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6个回答
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嗨,Abhijit,
它将基于您的应用程序。例如,首先,您需要决定在哪个配置中要使用内存。将48引脚TSOP I包中的字节引脚绑定到VCC,以使用该设备作为1××16 SRAM。48引脚TSOP I封装还可以通过将字节信号连接到VSS而用作2 M×8 SRAM。在2米×8配置引脚45是额外的地址线A20,而他、、、I/O8我I/O14引脚不可悬空。 谢谢和问候, 普拉迪普塔 以上来自于百度翻译 以下为原文 Hi Abhijit, It will be based on your application. For instance first you will need to decide that in which configuration you want to use the memory.Tie the BYTE pin in the 48-pin TSOP I package to VCC to use the device as a 1 M ×16 SRAM. The 48-pin TSOP I package can also be used as a 2 M × 8 SRAM by tying the BYTE signal to VSS. In the 2 M × 8 configuration, pin 45 is the extra address line A20, while the BHE, BLE, and I/O8 to I/O14 pins are not used and can be left floating. Thanks and Regards, Pradipta.
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WHR197 发表于 2018-8-14 05:57 嗨,Pradipta, 假设我将使用X16的SRAM,SRAM的可按#和他#信号会被同时读写操作正在进行中的波形。 字节#信号拉高我们的应用,我们要在x16模式下工作。但对于信号的BLE #和BHE的#我们需要控制信号从处理器接口。我担心的是,我们的处理器不选择低字节,高字节有专用信号。我有没有使用任何外部逻辑选择这些信号? 以上来自于百度翻译 以下为原文 Hi Pradipta, Assuming that I will be using x16 SRAM, as per the waveform of the SRAM the BLE# and BHE# signals will be pulled while the read and write operations are in progress. The BYTE# signal is pulled high in our application as we are going to work in x16 mode. But for the signals BLE# and BHE# we need controlled signal from the processor interface. My concern is that our processor does not have any dedicated signals for selecting the low byte and high byte. Do I have to use any external logic for selecting these signals? |
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hu_wfllllllllfl 发表于 2018-8-14 06:15 嗨,Abhijit, 使用任何外部逻辑与否将取决于你。 你可以说他#两引脚连接到GND和BLE #并使用我们#和OE #和CE #引脚控制芯片。我们#引脚可以控制写道,OE #引脚可以控制读取而CE #可以用来选择和取消选择芯片。 你可能想利用他#和BLE #引脚提供的灵活性,如果你不为它可以连接任何GPIO引脚,需要的方式制定代码/软件有专用引脚。 请参考真值表在数据表中显示所有的控制信号和设备所执行的操作的逻辑状态16页。 谢谢和问候, 普拉迪普塔 以上来自于百度翻译 以下为原文 Hi Abhijit, Using any external logic or not will depend on you. You may assert the two pins BHE# and BLE# by connecting to GND and use the WE# and OE# and CE# pins to control the chip. WE# pin can control the writes, OE# pin can control the reads while CE# can used to select and deselect the chip. You may want to use the flexibility provided by the BHE# and BLE# pins and if you do not have any dedicated pins for it you can connect any GPIO pins to it and formulate the code/Software in a desired fashion. Kindly refer to the truth table on page 16 of the datasheet which shows the logic state of all the control signals and the operation performed by the device. Thanks and Regards, Pradipta. |
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WHR197 发表于 2018-8-14 06:26 嗨,Pradipta, 谢谢你的帮助。你的描述有很大的帮助清理我怀疑他#和BLE #接口。 芯片,我用两# CS(片选信号CS1和CS2 #)。我现在只有一个芯片处理器的选择。我已经从处理器直接连接CS # CS1 CS2 #然后用非门。这是正确的实现吗? —— 当做 阿比吉特·佩斯卡 IMAGE 01.JPG 564字节 以上来自于百度翻译 以下为原文 Hi Pradipta, Thank you for helping. Your description has helped a lot in clearing my doubts regarding BHE# and BLE# interfacing. The chip that I am using has two CS# (chip select) signals CS1# and CS2. I am currently having only one chip select from the processor. I have connected CS# from processor directly to CS1# and then to CS2 with a NOT gate. Is this the correct implementation? -- Regards Abhijit Pethkar
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hu_wfllllllllfl 发表于 2018-8-14 06:33 嗨,Abhijit, 是的,你可以用一个非门来实现双CS。 您还可以将CS2永久地连接到VCC或逻辑高。这样做你可以控制的#引脚的芯片只有CS1 CS2总是会说。 谢谢和问候, 普拉迪普塔 以上来自于百度翻译 以下为原文 Hi Abhijit, Yes, you can implement dual CS with a not gate also. You can also connect CS2 permanently to VCC or logic high. By doing this You can control the Chip by CS1# pin only as CS2 will always be asserted. Thanks and Regards, Pradipta. |
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WHR197 发表于 2018-8-14 06:43 嗨,Pradipta, 谢谢你的帮助。这个案子可以从我这里结束。 —— 当做 阿比吉特·佩斯卡 IMAGE 01.JPG 564字节 以上来自于百度翻译 以下为原文 Hi Pradipta, Thank you for your help. The case can be closed from my end. -- Regards Abhijit Pethkar
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