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本帖最后由 一只耳朵怪 于 2018-5-25 15:52 编辑
使用ti C6678的EDMA3 TCC0在6678评估板上在MSM SRAM与DDR3之间进行顺序数据读写传输的带宽可以达到10GB/s,而跳变读写传输带宽只有几百兆B/s（比如写一个16KB的数据到DDR3时，按照写一个8Bytes,跳过56Bytes在写下一个8Bytes,跳过56Bytes。。。方式写DDR3的写带宽只有400MB /s），请问进行类似这样的跳变方式读写传输时带宽下降的原因是什么？ 
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5个回答
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可能和突发模式以及非突发模式有关。Prefetch可以部分改善该问题。不过记得目前的预取机制没有间隔pattern的模式，否则对于你的测试用例是有用的。
hard.zol.com.cn/.../90618.shtml |
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vfdfvvdw 发表于 2018-5-25 08:46 Yu Liu : 您好！ 突发模式以及非突发模式指的是ＤＳＰ的ＤＭＡ访问模式还是说ＤＤＲ的访问模式？Prefetch是指C6678 DSP目前没有间隔pattern的模式？ |
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韩程瑞1 发表于 2018-5-25 08:54 指的DDR。6678有预取功能应该是线性连续的预取，没有支持带间隔跳着预取的。如果有带间隔跳着预取的也许可以对抗DDR非突发下的固有下降。 |
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大块数据EDMA搬运的时候数据量达到10GB/s，大概是80Gb/s，这几乎是1333、64bit的DDR3的理论带宽上限。这个理论上限是指所有的clock全部都用在数据传输上，这个只有在大片线性数据搬运才会出现的情况。 如果数据是小片随机访问，那么有一些clock会被用于地址锁存和等待数据从DDR中搬出来，所以clock大部分用来等待，数据吞吐量就下降了。这是有DDR的特性决定的。 你可以参考lwn上的文章关于程序员需要了解的DDR知识，或参考wikipedia 上述内容如果回答了您的问题，请点击标签栏“是”按钮。您的轻轻一点，会帮助我们更好的管理论坛内容，谢谢 |
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Green_LJ 发表于 2018-5-25 09:11 谢谢 WeiChen 的回复！ |
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只有小组成员才能发言，加入小组>>
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