完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
用的verilog hdl。always块里的每个赋值语句间,有延迟的吗?如果有延迟是多大?还有非阻塞语句是并行执行的还是说在always块结束的时候再一句一句执行?
之前一直搞C语言,到这里好多东西不习惯 |
|
相关推荐
1个回答
|
|
在我看来always语句中的延时多大可说不一定,无论组合逻辑还是时序逻辑,在实际电路中,可与布局布线等因素有着很大关系,你可以通过写相关时序约束来试试。非阻塞语句不像C中那样按顺序执行(执行完一句才能执行下一句),它们同时并行执行。(ps:个人的想法,可能存在错误)
最佳答案
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
466 浏览 0 评论
AG32软件包SDK更新:加入新例程(可实现至少15个UART串口)
1159 浏览 0 评论
从零开始驯服Linux(一):ZYNQ-Linux启动文件构建全解析
2009 浏览 0 评论
AG32 SDK 更新版本1.7.0:加入dsp例程和Slave SPI例程
639 浏览 0 评论
1244 浏览 0 评论
6512 浏览 114 评论
2609 浏览 58 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-4-2 02:57 , Processed in 0.418936 second(s), Total 42, Slave 36 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191