[问答]

请问ddr3的输入时钟稳定度需要多少ppm?

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问答对人有帮助，内容完整，我也想知道答案 0 我输入125兆时钟给FPGA，经过FPGA内部的PLL产生300兆的时钟给FPGA内部的DDR3控制硬核，但是现在发现对外部ddr3的读写数据不稳定。请问各位专家，ddr3的时钟频率稳定度需要多少PPM以内？对输入时钟的jitter有要求吗？ 1
2018-5-10 15:42:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 redseagull 相关推荐 • FPGA输出的DDR3差分时钟左右抖动很厉害，请问是怎么回事呢？ 6346 • FPGA外接DDR3，带宽怎么计算？ 14343 • 请问在使用ddr3 和srio接口时，其外部时钟（ddr3clk和sriosgmiiclk）是必须的吗？ 3710 • 请问为什么DSP需要外接DDR3? DDR3和外接Flash有什么区别和联系？ 8604 • 如何提高DDR3的效率 9164 • 如何用中档FPGA实现高速DDR3存储器控制器？ 3036 • DM8168，仅使用DDR0通道连接 4片8bit的ddr3，而DDR1通道不接ddr3，请问SD卡启动的时候需要有特殊配置吗？ 3236 • cyclone V控制DDR3的读写，quartusII配置DDR3 ip核后，如何调用实现DDR3的读写呢，谢谢 23240 • 请问AD9361正常工作需要DDR3吗？ 2086 • 求DDR3输入输出信号介绍 2628 2个回答