完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
我输入125兆时钟给FPGA,经过FPGA内部的PLL产生300兆的时钟给FPGA内部的DDR3控制硬核,但是现在发现对外部ddr3的读写数据不稳定。请问各位专家,ddr3的时钟频率稳定度需要多少PPM以内?对输入时钟的jitter有要求吗?
|
|
相关推荐
2个回答
|
|
自己顶一下,希望得到大家的帮助。
|
|
|
|
再自己顶一下,希望得到大家的回复。
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
基本FPGA或者树莓派或者其它微处理器(尽量压缩成本且完成项目)DFB激光器稳频
1119 浏览 1 评论
2268 浏览 1 评论
助力AIoT应用:在米尔FPGA开发板上实现Tiny YOLO V4
1171 浏览 0 评论
3407 浏览 1 评论
3044 浏览 0 评论
2288 浏览 58 评论
6142 浏览 113 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-1-23 07:55 , Processed in 0.552220 second(s), Total 73, Slave 57 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号