完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
请各位高手指教,我在调试的过程中遇到了不能正常运行的问题,CPLD是比较老的CPLD,打开工程的时候会提示does not support logiclock regions,我在里面做的延时函数,不能正常运行,函数如下: always @(posedge KEY) begin if(yanshi>= 16'd50) begin yanshi<= 0; yanshiend<= ~yanshiend ; end else yanshi<= yanshi + 1'b1; end
KEY是时钟,周期为20ms,这个应该是1S的延时,实际上延时不对,延时大约100ms,差了10倍,一直没找到原因。 请各位帮忙查找原因,谢谢。 |
|
相关推荐 |
|
你正在撰写讨论
如果你是对讨论或其他讨论精选点评或询问,请使用“评论”功能。
基本FPGA或者树莓派或者其它微处理器(尽量压缩成本且完成项目)DFB激光器稳频
1469 浏览 1 评论
2564 浏览 1 评论
助力AIoT应用:在米尔FPGA开发板上实现Tiny YOLO V4
1207 浏览 0 评论
3716 浏览 1 评论
3325 浏览 0 评论
2337 浏览 58 评论
6192 浏览 113 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-2-3 08:53 , Processed in 0.283648 second(s), Total 29, Slave 24 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号