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当前在调试rapidio 接口，IP 配置为4X，3.125Gbps，理论总带宽为12.5GBPS，考虑到8B/10B编码和RIO协议开销，预计可达到的有效传输带宽为8.8Gbps，但是当传输的信号数据流为7.68Gbps，大约传输270000个64bit数据时io_s_wr_waitrequest会被拉高两个时钟周期，然后在拉低两个时钟周期，依次类推。 设计环境如下： 芯片为Altera Stritax IV EP4SGX230系列； RIO 配置参考时钟：125MHz，波特率：3.125Gbps，工作时钟156.25MHz。 burst_cnt设置为20； 我的疑问是：既然信号传输速率小于 RIO 有效传输带宽，为啥io_s_wr_waitrequest会被拉高，造成传输堵塞？不知道有没有朋友遇到过类似情况，如何调整 ？
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3个回答
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还是等大神来解答
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经过两周的调试和相关协作单位的配合，这个问题总算解决了，所以在这里把引起这个问题的原因写出来，如果有朋友遇到类似的问题，可以试着从这个角度去查问题。
首先需要说明的是: 1、rapidio链路没有问题，导致该问题出现的原因在于“接收端的POWER PC”的映射的DDR2映射空间被软件限定为"32MB",这样当FPGA发送端数据大于该值一定程度后，就会拉高“io_s_wr_waitrequs”信号对FPGA进行反压; 2、当接收端软件，将DDR2地址窗口扩大后，上述问题现象消失。 |
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经过两周的调试和相关协作单位的配合，这个问题总算解决了，所以在这里把引起这个问题的原因写出来，如果有朋友遇到类似的问题，可以试着从这个角度去查问题。
首先需要说明的是: 1、rapidio链路没有问题，导致该问题出现的原因在于“接收端的POWER PC”的映射的DDR2映射空间被软件限定为"32MB",这样当FPGA发送端数据大于该值一定程度后，就会拉高“io_s_wr_waitrequs”信号对FPGA进行反压; 2、当接收端软件，将DDR2地址窗口扩大后，上述问题现象消失。 |
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