完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
1. 目的
本规范的目的是提高书写代码的可读性、可修改性、可重用性，优化代码综合和仿真的结 果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化可编程威廉希尔官方网站 部的FPGA设计输 入，从而做到：① 逻辑功能正确，②可快速仿真，③ 综合结果最优（如果是hardware model)，④ 可读性较好。 2. 范围 本规范涉及Verilog HDL编码风格，编码中应注意的问题， Testbench的编码等。 本规范适用于Verilog model的任何一级（RTL， behavioral, gate_level)，也适用于出于仿真、综 合或二者结合的目的而设计的模块。 
1
|
|
|
最近下载过的用户(21)
相关推荐
|
|
503 浏览 0 评论
求助一下关于51系列单片机的Timer0的计时问题，TH0、TL0+1的时间是怎么算的？
1756 浏览 1 评论
【RA-Eco-RA4E2-64PIN-V1.0开发板试用】开箱+Keil环境搭建+点灯+点亮OLED
1183 浏览 0 评论
【敏矽微ME32G070开发板免费体验】使用coremark测试敏矽微ME32G070 跑分
1053 浏览 0 评论
【敏矽微ME32G070开发板免费体验】开箱+点灯+点亮OLED
1287 浏览 2 评论
【youyeetoo X1 windows 开发板体验】少儿AI智能STEAM积木平台
12020 浏览 31 评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
8229
淘帖
343
发表评论
赞
回复
