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5个回答
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本帖最后由 asuyyy 于 2017-12-14 10:04 编辑
不是一回事。 如果在创建的时候写 reg reg[3:0] 表示为一个reg型数据，位宽为4位 reg[3] reg[2] reg[1] reg[0] 而reg [7:0]reg[3:0] 表示为一组寄存器， 这组寄存器位宽为8位。总共有4个这样的寄存器。 第一个 reg[0][7] reg[0][6] reg[0][5] --------- reg[0][1] reg[0][0] 第二个 reg[1][7] reg[1][6] reg[1][5] --------- reg[1][1] reg[1][0] 第三个 reg[2][7] reg[2][6] reg[2][5] --------- reg[2][1] reg[2][0] 第四个 reg[3][7] reg[3][6] reg[3][5] --------- reg[3][1] reg[3][0] 而reg[3][0]指的就是，第4个寄存器中的第0位。 |
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reg[3][0] Verilog中有这写法？我没遇过
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看到的都是后面的那种 前面的那种编译时会报错的
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好像不会报错诶
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