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Vitis准备工程及注意事项有哪些	郝汉 2021-1-25	32236	郝汉 01-25 06:26
Xilinx源语FDRE介绍	李文 2021-1-25	13881	李文 01-25 06:10
verilog基础模块介绍	张忠雨 2021-1-22	91111	张忠雨 01-22 07:58
如何在PL端开发程序	盛越熊 2021-1-22	91246	盛越熊 01-22 07:11
Vivado下按键实验详解	冯媛媛 2021-1-22	41034	冯媛媛 01-22 06:46
如何选择Xilinx的FPGA产品	王丽 2021-1-22	31901	王丽 01-22 06:38
如何调试Zynq UltraScale+ MPSoC VCU DDR控制器	h1654155275.5809 2021-1-22	12466	h1654155275.5809 01-22 06:29
IDDR与ODDR的简述	徐波 2021-1-22	53506	徐波 01-22 06:09
V5 硬件开发参考原理图哪里可以找到	郭仁昭 2021-1-21	0621	郭仁昭 01-21 11:59
BullsEye接口可以满足25Gbps的线速率吗？	h1654155175.8376 2020-10-29	12773	elecfans小能手 10-29 17:53
VCU118 Board排差分信号的IO位置设定	莉莉 2020-9-18	01920	莉莉 09-18 16:00
两个FPGA编译完全相同的代码比特流会不同吗？	王玉英 2020-8-17	72363	邹里 09-01 10:50
请问如何连接无线键盘？	张变英 2020-8-28	11668	张变英 08-28 13:56
在Kintex-7设计中使用PCIE IP核，userclk显示不一样的原因？	李可仪 2020-8-28	12078	李可仪 08-28 13:41
请问可以以10 GHz CLOCK速率输出数据吗？	李建宁 2020-8-28	32036	李建宁 08-28 13:22
Kintex-7使用ODELAY块出现错误的解决办法？	徐丹 2020-8-28	21607	徐丹 08-28 13:10
请问Zynq IO 5V是否容忍？	何丽 2020-8-28	42755	何丽 08-28 13:00
请问如何使用TIMESTAMP命名.bit？	周杰 2020-8-28	51348	周杰 08-28 12:56
如何在Zybo FPGA板的PL区域设计一个系统？	安喆 2020-8-28	4892	安喆 08-28 12:39
从Windows平台迁移到Linux平台怎么实现？	王伟鹏 2020-8-28	61422	王伟鹏 08-28 12:38
如何用axi_ethernet IP核测试以太网?	姜薇 2020-8-28	95897	姜薇 08-28 11:54
FMC分拆板是否有理由让电路板不受编程影响？	姬盼希 2020-8-28	21285	姬盼希 08-28 11:48
防御级XQ FPGA上的辐射测试疑问解答？	陈秀春 2020-8-28	31255	jin13751110901 08-28 10:18
如何在非项目模式下生成PS7？	郝蓓蓓 2020-8-28	21340	郝蓓蓓 08-28 09:29
如果我使用时钟的两个边沿驱动同一模块中的触发器，会不会有任何问题？	屈鑫燕 2020-8-28	21723	屈鑫燕 08-28 09:22
请问如何在Vivado中导出IO端口跟踪长度？	陈玉筠 2020-8-28	82080	陈玉筠 08-28 07:40
请问如何使HDMI串行器超过1200MHz？	王丽娟 2020-8-28	52033	王丽娟 08-28 07:32
可以在REGRST发布之前断言LD吗？	王立冕 2020-8-28	7685	王立冕 08-28 07:14
求PLL Clocking向导选项的资料？	谢辅仁 2020-8-28	1691	谢辅仁 08-28 06:34
请问如何在单独的FPGA中的两个GTP收发器的TXOUTCLK之间获得一致的相位偏移？	杨悟牛 2020-8-28	72844	杨悟牛 08-28 06:22