与UP兼容的8位高速ADC-MAX165/MAX166

数据和进行下一次转换。

　　CS和RD逻辑信号用于对转换的初始化和从该芯片中读取数据。MAX165/166有两个通用接口方式：慢速存贮器接口方式（slow memory interface mode)和ROM接口方式（ROM interface mode)。另外,MAX166还有一种异步转换方式（asynchronous conversion mode),在该方式下,MAX166能进行连续的转换。

　　慢速存贮器接口时序图如图4所示。该方式用于和具有等待状态能力的µP接口（如8085A）,插入等待状态至少为5µs。当CS和RD为低电平时,对芯片进行了一次存贮器读操作,从而启动了一次转换,BUSY变低。通常,BUSY接不能超过µP的READY引脚,迫使µP进入待,在RD变低之后第止个时钟脉冲下降沿,采样保持器将把它所采样到的信号加以保持。转换结束时,BUSY信号变为高电平,新的转换数据将刷新输出缓冲存贮器。µP读取该数据即完成了对存贮器的读操作,MAX165/166的转换速度很快,因而它所引起的µP的插入等待时间不会太长。对于工作速度较快的µP,如8085A－2,在每一个指令周期开始后测试READY输入引脚的状态。为了可靠地插入一个等待周期,在指令周期开始前BUSY应变为低电平。8085A－2提供一个SO状态信号接于MAX165/166RD输入引脚。当SO引脚变低时,表示将有一个对MAX165/166的读操作。慢速存贮器接口方式连接图如图5所示。在这种方式下,实际上是利用RD和BUSY信号为作为与µP的“握手”信号,从而实现与µP的信息交换。

　　在ROM方式,µP不需插入一个待状态,其时序如图6所示。当RD和CS为低电平时,读操作有效,上一次的转换数据被读取,同时开始新的转换。转换开始时,BUSY信号变为低电平,表示转换正在进行。在BUSY变为低电平以前而RD变为低电平以后第3个时钟的下降沿,T/H采样模拟信号。转换结束时,BUSY变为高电平。再一个读指令将该次转换的数据并启动下一次转换。注意,在BUSY恢复高是怦以前,RD和CS不能变低,否则不能启动转换,因此,只有在BUSY变为高电平以前,才可以对MAX165/166进行一次读操作。ROM接口方式的连接图如图7所示。

　　如图MAX166的MODE引脚为低电平,MAX166进入连续读方式（continuousconversion moe),RD和CS信号只用于从转换器中读取数据,该方式也叫异步转换方式,其时序如图8所示。在这种方式下,MAX166相当于µP的一个ROM,其数据的读取将不受时钟的影响。在BUSY的上升沿,MAX166的输出锁存器的内容被刷新。当BUSY变高时,如果CS和RD为低电平。锁存器中的数据将不能被刷新,必须等到CS和RD变为高电平时,锁存器中的数据才能被刷新。

　　MAX166可以对差动信号进行转换,输入信号从AIN+和AIN-输入,差动输入电压范围为0～2VREF,如果AIN-接基准电压,AIN+端输入电压范围为1.23～3.69V。MAX166的差动输入功能有利于抑制低频共模干扰。转换开始时,AIN+处的电压被采样,该电压是以AIN-处对地电压相对稳定。否则,将增加转换误差。转换期间若AIN+发生变化,转换结果也将产生相同数量的误差。例如,在5µs的转换期间,如果有一个对地0.5V的60Hz的共模干扰,在转换结果中将有小于0.1LSB的误差。共模干扰引起的误差随共模电压幅度和频率的增加而升高。

　　为了减小转换误差,MAX165/166要求基准源有小的直流和交流阻抗。MAX165/166的基准源分为内部基准源和外部基准源两种。外部基准源电路如图10所示。滤波电容可以有效地减小基准源的AC内阻。MAX165/166内部有一个1.23V的能隙基准电压,为了减小基准电压的内阻,通常在 REFOUT端与地之间接一个钽电解或铝电解与一个0.1µF的瓷片电容并联。如果选用外部基准,可把REFOUAT端接至VDD端,以禁止内部基准。

　　MAX1655/166既可使用内部时钟工作,也可使用外部时钟工作。当使用外部时钟时,外部振荡信号加在时钟引脚CLK上,内部电路将该时钟二分频来作为内部时钟信号。CLK引脚可由74HC系列或4000B系列芯片直接驱动,也可由一个LS系列TTL芯片通过一个5.6kΩ上拉电阻来驱动。外部时钟的占空比可在70/30和30/70之间变化。为了保证精度,时钟频率应低于4MHz。

　　如果在CL引脚的外部接一个RC